設計の簡素化、消費電力および基板実装面積の低減を実現する高集積の DDR3 レジスタ

SCJPR-06-096 2006年11月28日

日本テキサス・インスツルメンツ（本社：東京都新宿区、社長：山崎俊行、略称：日本TI）は本日、DDR3 RDIMM（レジスタード・デュアル・イン・ライン・メモリ・モジュール）向けに、レジスタおよびPLL回路を集積した業界初の製品である『SN74SSTE32882』を発表しました。この製品は800 MT/s（メガトランスファ/秒）から1,066 MT/s の高い転送速度をサポートします。またサーバやワークステーション向けの次世代 DDR3 メモリ・モジュールにおいて消費電力および基板実装面積を低減し、設計を簡素化します。本件に関する詳細は http://www.ti.com/sc06208（英文）から参照できます。

今回発表された『SN74SSTE32882』はTIの 130 nm プロセス技術で製造され、レジスタと共に高性能、低スキューのバッファならびに低ジッタの PLL 回路もチップに集積しています。この PLL の搭載によって、メモリ・モジュール内のタイミング調整が不要となり、設計および基板レイアウトを大幅に簡素化できることから、サーバおよび RDIMM 製造各社における市場投入期間を短縮します。さらに、これらの機能をワンチップに集積したことにより、性能および信頼性の向上を実現しています。

『SN74SSTE32882』は 28 ビットで 1:2 構成が可能なレジスタード・バッファであり、1.5 V の電源電圧で動作し、高速、低消費電力動作を提供します。DIMM に本製品 1 個を搭載することによって、最高 36 個の SDRAM を駆動可能です。SSTL_15 標準規格に準拠するエッジ制御された出力は、終端された DIMM の負荷に最適化されています。クロックとデータ出力は、設定により駆動能力を変えることができるため、業界標準の DIMM 製品の構成に柔軟に対応することができます。

『SN74SSTE32882』は JEDEC* が規定したパリティ機能をフルサポートしています。このパリティ機能はサーバ・システムの信頼性向上に役立ちます。さらに、EMI（電磁干渉妨害）を軽減する SSC（スペクトラム拡散クロック）機能もサポートしています。

TI の High-speed Communication Group のマネージャー　Kent Novak は次のように述べています。「『SN74SSTE32882』は次世代のサーバおよびハイエンド PC 向けに、コスト効率および出力効率を備えたレジスタード DIMM 製品を実現する業界初の製品です。この高性能製品はアナログ技術のリーダーシップを持つTIと、業界をリードするチップセット・メーカー、サーバ製造各社、DIMM 製造各社との協力による成果です」

TI の DDR3 RDIMM 製品および全機能内蔵のクロック製品の詳細に関しては http://www.ti.com/clocks の『Clocks and Timers Selection Guide』（英文）から参照できます。

『SN74SSTE32882』の特性表

価格と供給について
『SN74SSTE32882』は現在サンプル出荷中で、TI と販売特約店から供給されます。パッケージは 0.65 mm ボール・ピッチ、11×20 グリットの 176 ピン BGA です。量産出荷は 2007 年第 3 四半期に予定しています。

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*注 JEDEC（Joint Electron Device Engineering Council）: EIA（米国電子工業会）の一部門で、SDAMやDIMMなどのメモリ・モジュールをはじめ、電子部品の標準化を推進する機関。
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