〜 ポータブル機器において、バッテリ寿命の長期化や複数アプリの同時実行がさらに容易になり利便性が向上 〜

（米国発　報道発表資料抄訳）
CORP-06-008 2006年6月13日

TIの45nm低消費電力プロセスの6T SRAMセル	TIの45nm低消費電力プロセスに使われるトランジスタの断面図
45nmプロセスのトランジスタとコンタクト・ホールの断面図

テキサス・インスツルメンツ（本社：米国テキサス州ダラス、社長兼CEO：リッチ・テンプルトン、略称：TI）は、来る6月15日より米国ハワイ州ホノルルで開催される「2006 VLSIテクノロジー・シンポジウム（以下 VLSI シンポジウム）」に先立ち、45nm（ナノメートル、1ナノメートル = 10億分の1メートル）の半導体製造プロセスを発表しました。液浸露光技術を活用し、シリコン・ウエハ一枚あたりのチップ取れ数の倍増、処理能力の向上、および消費電力の低減を達成しました。多くの独自技術の活用により、TIは数百万ゲート規模の論理回路を集積した自社のSoC（システム・オン・チップ）プロセッサの性能を30％向上させると同時に、消費電力量を40％ 低減することのできるプロセスを実現しました。

TIのシニア・バイス・プレジデント兼CTO（チーフ・テクノロジー・オフィサー）であるハンス・ストーク博士 (Dr. Hans Stork) は次のように述べています。「チップ製造分野において強みを持つTIは、携帯電話向けプロセッサやDSPなど、高性能と低消費電力、それに高いトランジスタ密度といった市場要求に対応する45nm製品を、優れたコスト効率で供給できる製造プロセスを実現しました。この45nmプロセスの実現によって、より高速、小型で低消費電力のチップ製品を、より迅速に顧客に提供できるようになります。TIはこれまで業界に先駆けて、高い歩留まりで多数の製品を供給し続けており、45nmプロセスの発表はこの実績に連なるものです」

TIでは、自社の45 nmプロセスとSoC集積能力を組み合わせることで、エンド・ユーザーに以下のようなソリューションを提供できるものと考えています。

• デバイスの処理能力が30％向上することで、携帯電話での一秒間あたりのビデオ・フレーム数が増え、画質が向上する。
• 携帯電話で3Dグラフィック・ゲームをプレーヤー間でビデオ対戦しながら、背後で電子メールの送受信を行うなどの複数タスクの実行。
• 45nmのSoCの消費電力を40％削減することで、携帯電話でのビデオ再生時間を延長させ、待ち受け時間も延長する。

消費電力の低減および高集積化に注力
携帯機器における通信機能とコンピューティング機能の融合、高性能マルチメディア、ゲームおよびプロダクティビティ・アプリケーションなどの利用増加により、半導体の低消費電力特性が半導体技術の最重要課題に位置づけられるようになっています。
TIの45nmプロセスは低消費電力特性の実現に向けた課題に対し、独自の『SmartReflex™』テクノロジーを活用しています。この技術は、最先端のシリコン・テクノロジーと回路設計およびソフトウェアを組み合わせることで、電源や性能を管理するTIの独自技術です。TIは『SmartReflex™』テクノロジーを用いたシステム・レベルの消費電力低減手法により、45nmのSoC設計の全体を通じて高性能化を実現しています。『SmartReflex™』テクノロジーは、デバイスの動作モード、命令実行処理、温度変化などの状況に応じて、電圧、周波数ならびに電力を動的に制御する機能をはじめ、適応性に富む各種のハードウェアおよびソフトウェア技術によって構成されています。

さらにTIのこの新しいプロセスは、デジタルRF機能を携帯電話向けのワンチップ・ソリューションに集積できる革新的な『DRP™』（デジタルRFプロセッサ）アーキテクチャもサポートしています。ワイヤレス送受信機能をSoCとして取り込むこの手法を採用することにより、TIはCMOS製造インフラストラクチャを効率的に活用し、システム・コスト全体を引き下げ、消費電力を低減するとともに、基板実装面積の削減も実現できます。なおその他の45 nm設計ライブラリの集積例として、抵抗、インダクタ、コンデンサなどの各種アナログ機能が数多く揃っています。このため、従来個々のチップで実現していた諸機能を、新プロセスの採用により単一のSoC内に集積できるようになります。

性能と集積度を向上する技術
今回、TIは初めて波長193 nmの液浸露光技術を採用し、乾式露光技術では実現不可能な高密度の集積を達成しました。193 nmの液浸露光ツールを導入したことで、新プロセスに移行した場合のメリットを最大化できるような、より高い解像度と微細なデバイス構造を提供できるようになりました。193 nmの液浸露光ツールは、レンズとウエハの間に液体の薄層を挟み、より微細な回路の転写を容易にします。

TIのこの最先端の45nmプロセス技術によってもたらされる成果の一つとして、現在までに発表されたあらゆる45nmテクノロジーの メモリ・セルと比較して、最高で30％セル面積を小型化した、0.24平方ミクロンの45 nm SRAMメモリ・セルを実現いたしました。TIは、このSRAMメモリ・セルが世界最小であると確信しています。メモリ・セルは、しばしば最先端の製造技術の検証手段として使用され、実際のSoC製品での高集積トランジスタの実現に関わる有用なデータを提供します。

この45nmプロセスにおいてチップ上に集積可能なトランジスタ数に関連する改善点としては、比誘電率2.5の低誘電率（low-k）絶縁材料を使用したことで、配線容量を10％削減したことが挙げられます。なおTIのこの45nmプロセスは、デバイス内部の配線容量および伝搬遅延を低減しつつチップ性能を向上させるために、低誘電率の絶縁材料を使用する第3世代のプロセスとして位置づけられる予定です。

設計の自由度を確保しシステム最適化を実現
TIは従来世代のプロセス技術と同様に、最終製品や最終アプリケーションが抱える固有のニーズを満たす、各種の45nmプロセス群を取り揃えています。すなわちトランジスタのゲート長、しきい値電圧、ゲート酸化膜厚、バイアス条件その他の調整により、設計者が柔軟かつ最適化された回路設計を実現できるよう、数多くの選択肢を提供します。

例えば、省消費電力性能を特に重視した45nmプロセスでは、ポータブル機器のバッテリ動作時間を延長しつつ、高度に集積された最先端各種マルチメディア機能を実現します。またミッドレンジの45nmプロセスでは、各種DSPや通信インフラストラクチャ製品用の高性能ASICライブラリなどをサポートします。さらに45nmプロセスの中でも最高の処理性能を持つプロセスでは、MPU（超小型処理装置）に匹敵する高性能をサポートします。

またTIは「ひずみシリコン」に関してこれまで積み重ねてきた各種技術とこのたびはじめて採用したシリコン・ゲルマニウムの「ひずみシリコン」への応用を結集することで、トランジスタ性能を強化すると共に、上記の3種類の45nmプロセス・バージョンすべてにおいて漏れ電流を最少化します。

最後に、TIは45nmテクノロジーのロードマップの一部として、二値の仕事関数を持つメタル・ゲート電極を使用することによって優れたコスト効率で高性能を実現する技術も検討しています。この技術の選択肢としては、FuSi（完全シリサイド化多結晶シリコン）の使用や、金属とシリサイドの併用などがあります。現在、TIは最高性能のプロセスを研究中であり、新規でより複雑な高誘電率材料へと同時に移行しなくとも、金属ゲートと実績ある窒化シリコン誘電体を継続して使用することによって、必要な消費電力の制御機能が実現可能であると考えています。

TIの45nmプロセス製品は米国テキサス州ダラスの同社の製造施設「DMOS6」内で、300mmウエハを使用して製造されます。低消費電力ASICデザイン・ライブラリは2006年末には利用可能となり、SoC製品のサンプル出荷開始は2007年内に、量産開始は2008年中頃になる予定です。